一块 AI 加速卡里，最贵的环节既不是芯片设计，也不是光刻机，而是一道”把芯片装起来”的工序。这篇文章用公开数据，把 CoWoS 这件事讲透。
先看三个数字。
第一个：台积电的 CoWoS 产线，2026 年全年产能已经被订完，客户拿货的交期拉长到 52 到 156 周。
第二个：这家公司为了这件事，把月产能从 2022 年底的约 1.5 万片，扩到 2026 年底预计的 12 到 14 万片——四年扩了近十倍，年复合增速超过 80%。
第三个：还是不够。按机构测算，全行业产能缺口现在大约 20%，2027 年有可能重新扩大到 30% 以上。
缺的不是硅片，不是光刻机，也不是设计能力。缺的是把一颗 GPU 和一堆内存”装到一起”的那条产线。
这就是 CoWoS 的全部故事。它听起来像个技术黑话，但如果你关心 AI 产业链上钱往哪流，它是绕不过去的第一站。
01先把名字拆开：CoWoS 到底是哪三道工序
CoWoS 是四个英文单词的缩写：Chip on Wafer on Substrate。拆开就是它的工艺顺序——
Chip on Wafer（芯片到晶圆）：先把 GPU 裸片和 HBM 内存堆栈，一颗一颗贴到一整片晶圆上。
on Substrate（再到基板）：把上面那片晶圆切成一个个单元，再整体贴到封装基板（通常是 ABF 载板）上。
但名字里其实漏掉了最关键的第三样东西：硅中介层（Interposer）。
它才是整件事的灵魂。真正的一颗 AI 芯片，从下往上是这样的四层结构：最下面是我们熟悉的 PCB 主板，往上是封装基板，再往上是硅中介层，最上面才是 GPU 裸片和 HBM 堆栈——而 GPU 和 HBM 之间的所有高速信号，全部走中介层内部。
打个不太精确但很好懂的比方：这不是把房子盖得更大，而是把一整座城市塞进同一栋楼。所有居民楼（HBM）和写字楼（GPU）都在楼里，楼内交通全靠电梯和内部高速路，不出门、不上马路。
为什么费这么大劲把内存搬到芯片旁边？因为不这么做，AI 芯片根本跑不起来。
02为什么必须住在一起：这是个物理问题，不是商业选择
很多人以为封装是”最后一道收尾工序”，技术含量低。这个印象在十年前成立，现在完全不成立。
原因藏在 HBM 的接口上。
HBM3E 的单堆栈接口宽度是 1024 位，到了 HBM4 直接翻倍到 2048 位，分 32 个通道。这意味着什么？意味着 GPU 和内存之间要同时跑几千根信号线。
几千根线，要并行、要等长、要控制阻抗、要在 10 Gbps 以上的速率下不串扰——这种东西在 PCB 主板上根本做不出来。就算勉强做出来，走线长度带来的延迟和功耗也已经把收益吃光了。
PCB 做不到，只有一条路：把 GPU 和 HBM 的距离，从主板级别的”二三十毫米”，压缩到中介层内部的”亚毫米级”，用微凸点（间距可以做到 20 到 40 微米）直接对接。这就是 CoWoS 存在的唯一理由。
于是衡量 AI 芯片算力的方式也变了。过去大家看 FLOPS，现在真正卡脖子的是内存带宽：
| 代际 | 容量 | 内存带宽 | 封装方案 |
|---|---|---|---|
| H100（2023） | 80 GB | 3.35 TB/s | CoWoS-S |
| B200（2025） | 192 GB | 约 8 TB/s | CoWoS-L |
| Rubin（2026） | 288 GB | 最高 22 TB/s | CoWoS-L |
三年时间，带宽提升将近 7 倍。而这 7 倍，全部要靠封装来实现。台积电 2026 年量产的 5.5 倍光罩尺寸 CoWoS，良率已经超过 98%——这是一个相当高的制造成熟度。
一句话总结这一节：AI 算力的竞争，已经从”算得快”变成了”喂得饱”。而决定能不能喂饱的，是封装，不是制程。
03CoWoS 不是一种技术，而是三条路线
这是外行最容易搞混的地方。CoWoS 其实有三个子版本，名字后面分别跟着 S、R、L，差别只在一件事：中介层怎么做。
CoWoS-S：用一整块硅做中介层
最经典的版本。整块中介层都是硅，布线密度最高，性能最好，也最贵。但它有一个硬约束——光刻机的单次曝光面积，也就是”光罩”。
一块硅中介层越大，就需要把多次曝光拼接起来（reticle stitching）。台积电的实际工程上限是 3.3 倍光罩面积，约 2,700 mm²。一旦超过这条线，成本和良率会同时失控：模拟测算显示，这种尺寸下整片硅中介层的良率只有约 60% 到 70%。
H100 用的就是这一代。但今天的 AI 芯片早就超过这个尺寸了。
CoWoS-R：干脆不用硅
把昂贵的硅中介层换成有机的 RDL（重布线层）中介层。成本大幅下降，但布线密度也跟着降。AWS 的 Trainium 2 和 3 用的就是这一路线——原因是它作为自研 ASIC，对互连密度的要求本来就没 GPU 那么极端。
CoWoS-L：目前的最优解，也是最贵的那一个
这是 2026 年的主力路线，B200、B300、Rubin 都在用。
它的思路非常聪明：不再给整块封装铺硅，只在真正需要极高带宽的地方，嵌一小块硅桥。也就是 GPU 与 HBM 之间的那几个”高速路口”，用小块的 LSI（Local Silicon Interconnect）做局部硅互连，其余区域全部用便宜的有机 RDL。
化整为零的好处是双重的。第一，突破了光罩面积限制，能做到 5.5 倍光罩（约 4,720 mm²）甚至更大；第二，小块硅桥的良率能做到约 90%，远高于大块整片硅的 60% 到 70%。
这里有个很好的工程案例值得我们记住：CoWoS-L 的单颗成本比 CoWoS-S 高约 47%，但在大尺寸上反而更划算。因为如果硬要在一片 2,700 mm² 的硅片上做出更大的中介层，报废率带来的损失会远远超过材料本身省下的钱。
“贵的东西反而更便宜”——这是制造业里很典型的非线性时刻。
04钱到底花在哪：这门生意的经济学
如果把这一层从”技术话题”切换到”财务话题”，会看到几个相当反直觉的数字。
AI 加速器制造成本
占芯片成本
占封装成本
第一件事：逻辑裸片已经不是成本大头了。在 2026 年的一颗 AI 加速器里，HBM 存储加上先进封装，合计占到了芯片成本的 60% 到 70%。也就是说，你为算力付的钱，大部分付给了”内存”和”组装”。
第二件事：封装单价在快速上台阶。H100 那一代，单颗封装成本约 750 美元；换到 B200 这一代的 CoWoS-L，是 1,000 到 1,100 美元。而这只是包装配环节——它上面还压着 8 颗 HBM，按 HBM4 单颗 600 美元以上计算，仅内存一项就超过 4,800 美元。
第三件事，也是最关键的：这门生意的毛利率，已经不是传统封装的样子了。先进封装约占台积电营收的 10%，但毛利率接近公司整体水平（约 60%）——完全不同于过去那种低毛利、强周期的封装代工。
把这些串起来看，一幅更清楚的图景就出来了：
一台 H200 从台积电出来，晶圆制造加封装，台积电单价收入大约 5,000 到 8,300 美元。按 67.7% 的毛利率算，其中利润约 3,400 到 5,600 美元。而英伟达把这块卡卖到 30,000 到 35,000 美元。
换句话说，台积电不碰设计、不碰软件、不碰客户关系，却拿走了最终售价的 14% 到 24%。有人把它折算成一个更狠的说法：大厂每花在 AI 上的 1 美元里，大约有 8 分钱变成台积电的纯利。
CoWoS 在 2025 年已经涨了 10% 到 20%，机构预计到 2026 年还有累计约 20% 的涨幅；台积电也计划自 2027 年起整体提价 5% 到 10%。
但因为封装只占芯片成本的 17% 到 23%，即便封测厂报价涨 20%，传导到单颗 AI 芯片上的成本增量也只有约 1% 到 1.5%。
所以这轮涨价的本质不是”成本转移”，而是”稀缺性分成”。英伟达已经对服务器端提价 15% 以上，云厂商甚至直接预订封装产能——链条上没有谁在为这笔钱抗争，因为大家都缺货。
05产能到底缺多少：不要只看产能表，要看分配表
这是我觉得研究这条链时最容易算错的地方。
先说供给端的事实：产能从 2024 年底约 3.5 万片/月，到 2025 年底约 7.5 万片/月，2026 年底预计 12 到 14 万片/月。台积电管理层在 2026 年 6 月的股东会上明确表示产能”极度紧张”、全年售罄；英伟达在业绩会上也用了同一个说法。
再看需求端：机构测算，全行业 CoWoS 月产能将从 2026 年底约 16 万片，增至 2027 年底约 25 万片，增幅约 56%；但同期产能总需求将从 130.7 万片/年 增至 247.5 万片/年，增幅约 89%。需求跑得比供给快。
而真正让人不安的是分配表。
英伟达一家拿走约 60%，博通约 15%（对应 Google TPU、Meta MTIA 等自研 ASIC），AMD 约 11%。前三家合计锁定 85% 以上。
这份分配表很好地解释了一个现象：为什么某些财力和工程能力都极强的公司，在 AI 芯片上依然吃力。因为瓶颈不在它们能控制的那一段。芯片设计得再好，装不起来，还是出不了货。
三个容易被算错的地方
- 名义产能 ≠ 有效供给。单个 AI 芯片的封装面积在快速变大，HBM 搭载量在增加。这意味着同样一片 12 英寸晶圆，能切出的有效中介层数量在减少。月产能翻倍，不等于可供货的芯片数翻倍。
- 瓶颈已经从”订单”转移到”设备和材料”。部分先进封装设备的交付周期已超过一年，高端 ABF 载板和覆铜板正在成为新的卡点。台积电之外，其他厂商面临的是”装机速度”问题而不是”接单”问题。
- 紧张是结构性的，不是周期性的。机构普遍判断 2027 年之前难以彻底缓解。这是由封装面积扩大和多方客户（GPU + 云厂商自研 ASIC）同时抢产能共同造成的。
06供给格局正在被重写
过去三年，最尖端 AI 芯片的封装几乎全部由台积电包揽。这个格局正在松动，而原因不是别人追上了，是台积电主动往外分。
它的策略很清晰：把资源集中到附加值最高的 CoWoS-L 和 SoIC，把相对成熟的 CoWoS-S、CoWoS-R 以及部分封装环节，交给外部封测厂（OSAT）承接。承接方拿到的数字是这样的：
| 承接方 | 2026 年 | 2027 年预计 | 备注 |
|---|---|---|---|
| 日月光 / 矽品 | 约 3 万片/月 | 约 5 万片/月 | 先进封装营收一年增逾六成 |
| Amkor（安靠） | 约 2 万片/月 | 约 3 万片/月 | 亚利桑那 70 亿美元先进封装厂，2027 年中完工 |
| 非台积电阵营合计 | — | 约 8 万片/月 | 侧重于 CoWoS-L 与 CoWoS-R |
更有意思的是新玩家。基板厂（如三星电机）正在从传统载板供应商，向”封装方案共同开发者”延伸；而部分面板厂凭借大尺寸玻璃加工和精密制造能力，开始切入 FOPLP（面板级扇出）和玻璃基封装。
背后的逻辑是：CoWoS 紧缺带来的不只是产能转移，而是技术路线和供给主体同时扩容。产业链从”晶圆厂单点主导”，变成了晶圆厂、封测厂、基板厂、面板厂共同扩产。
替代路线：EMIB 是第一个真正有分量的挑战者
英特尔的 EMIB 方案在架构上和 CoWoS-L 的思路一致——只在需要高密度互连的地方放硅桥。但有一个决定性的结构差异：CoWoS-L 的硅桥嵌在 RDL 中介层里，而 RDL 中介层必须在圆形晶圆上制造；EMIB 直接把硅桥嵌进有机封装基板，而基板是矩形的。
这看起来是个细节，实际影响很大。矩形面板切割矩形的封装件，利用率远高于圆形晶圆——这个几何问题，后面还会再出现一次。
目前 EMIB 已支持超过 8 倍光罩（约 6,860 mm²）的封装尺寸，成本据测算比 CoWoS 低 30% 到 40%，已有真实量产客户，部分云厂商的自研芯片被报道将在 2027 年下半年转往该路线。
不过要客观：架构上的尺寸优势，不等于量产能力上的领先。台积电每月出货数以百万计的封装件，三年独家供应积累的客户磨合与工艺数据，短期内无法被复制。
国产进展：中段已通，最难的一段还没通
这一段对国内读者更有意义。目前国内算力芯片的先进封装，主流走的仍是 2.5D，以台积电流程为蓝本，头部厂商主要是通富微电、长电科技、盛合晶微。
大致的情况是：CoWoS-S 这一类（硅中介层连接一颗 GPU 加数颗 HBM）在国内已经实现规模量产，良率表现良好；其中盛合晶微在国内 12 英寸硅中介层市场占据 85% 以上份额，并已完成了 6 倍光罩超大尺寸硅桥方案的工艺开发和可制造性验证。
但真正意义上的 CoWoS-L，国内尚未实现量产。其中长电科技的进度相对领先，走的还是偏向桥接的技术路线（思路接近 EMIB），但良率目前仍未达到量产水平。
这里有个关键的门槛数字：这类高价值先进封装，量产良率通常要求 90% 以上。原因很简单——它上面集成的 HBM 太贵了，任何一点良率损失都被放大成实打实的成本。这也是判断国产进展时最该盯住的指标。
07下一场竞赛是”尺寸”，不是”片数”
如果把时间轴拉长，你会发现台积电在 CoWoS 上做的事，本质是一场尺寸的竞赛。
2024 年是 3.3 倍光罩、集成 8 颗 HBM3；2026 年是 5.5 倍光罩、集成 12 颗 HBM3E/4，良率已超 98%；2027 年规划 9.5 倍光罩，2028 年 14 倍光罩（集成 20 颗 HBM5），2029 年进一步超过 14 倍光罩。
而尺寸一旦推到这个量级，前面提到的那个几何问题就会回来咬人：14 倍光罩这么大的中介层，在 300 mm 圆形晶圆上只能切出大约 3 颗，面积利用率约 51%。同样的尺寸在 310×310 mm 的矩形面板上能排下 6 颗（利用率约 75%），换到 510×515 mm 的更大面板，则能排到约 20 颗。
这就是台积电推动 CoPoS（面板级封装）的根本动因——把中介层的制造从圆形晶圆搬到矩形面板上。试点产线预计 2026 年年中完成调试，大规模量产可能要到 2028 到 2029 年。
再往后一步，是玻璃基板。当封装尺寸继续变大、功耗继续升高，有机基板因为热膨胀系数与硅不匹配，会发生严重的翘曲变形，直接扯断内部微小的连接点。玻璃的优势在于：膨胀系数更接近硅、刚性更高、介电损耗更低，而且可以用面板级工艺加工，材料利用率更高。
台积电和英特尔在这个方向上做出了同样的选择。这也说明一件事：封装的技术演进，接下来会由材料主导。
08一个从业者的补充：良率在这个环节不是百分比，是钱
前面讲的都是宏观数字。作为天天和这些工序打交道的人，我想补充一个外界通常看不到的视角。
在这个环节，良率不是一个考核指标，而是一笔实打实的资产敞口。
算一笔账：一颗 B200 级的封装，光封装成本就超过 1,000 美元；它上面还压着 8 颗 HBM，合计超过 4,800 美元。也就是说，在键合工序开始的那一刻，你手上就握着接近 5,800 美元的价值。如果这道工序失败，这笔钱直接归零。
更麻烦的是，封装属于不可逆工艺——芯片一旦键合上去，就没有返修的可能。前道晶圆还能挑挑选选，后道键合之后，只能整颗报废。
这就是为什么在先进封装里，KGD（Known Good Die，已知良好裸片）测试会变得这么关键，也是为什么 chiplet 架构的测试成本比单芯片方案要高 15% 到 30%。你必须在键合之前，就已经确信每一颗贴上去的裸片都是好的。测试环节在先进封装里被严重低估了。
一句话概括这个行业的分工：前道决定芯片能跑多快，后道决定这批芯片有多少能卖出去。在 AI 芯片这个价位上，后者对利润的影响往往更大。
09三条可以带走的判断
- 封装的稀缺，本质是工序问题，不是产能问题。扩产周期长、设备交期超一年、高端载板与材料成为新卡点——瓶颈已经从”有没有订单”变成了”装不装得起来”。所以盯这条链，要盯设备交期和材料供应，而不只是盯扩产公告。
- 看分配表，比看产能表更有用。名义产能的增速是容易算的，但有效供给取决于封装面积、客户结构和优先级。前三家客户锁定 85% 以上的产能，这个事实比”月产能多少万片”更能解释当下的稀缺。
- 下一阶段的变量是”尺寸”，不是”片数”。谁能先解决更大尺寸下的键合精度、翘曲控制和 KGD 测试，谁就拿到下一代的订单。而尺寸问题最终会收敛到材料问题上——这是玻璃基板被寄予厚望的原因。
第一，本文涉及的所有产能与价格数据，均来自公开研报、厂商披露与媒体报道，不同机构口径存在差异，我也在文中标注了来源与区间，请把它们当作方向参考而非精确值。
第二，这个产业格局存在几个明确的变数：如果 EMIB 加玻璃基板的路线提前跑通，CoWoS-L 的垄断溢价会被稀释；如果推理侧算力占比继续上升（对封装带宽的要求低于训练），需求结构可能发生变化；HBM 涨价传导到终端也可能反噬需求。
第三，本文是产业技术分析，不构成任何投资建议，也不涉及任何未公开信息。
下一篇，我会拆「Chiplet 的成本账到今天为什么还没算通」——那是一个看起来很美、算起来很痛的故事。如果你对先进封装的某个具体环节有疑问，也欢迎直接留言，我会挑问得最多的写成下一篇。
关于我
「星辰萌芽的思绪」 由一位半导体封测行业的一线从业者主笔。日常做产品与质量相关的管理工作，和良率、失效分析、客户投诉打交道。这个号只写一件事：把先进封装这个”专业但冷门”的环节，用公开数据讲清楚。所有内容均不涉及任何公司内部信息与客户信息。
封面与配图：本文技术示意图均由作者自绘；封面为 AI 生成示意图，仅作概念表达，不代表真实产品结构。